ထုတ်ကုန်ဂုဏ်ရည်များ

ကုန်ကျစရိတ်သည် 3D ထုပ်ပိုးထားသော ချစ်ပ်များကို ရင်ဆိုင်နေရသည့် အဓိကပြဿနာများထဲမှ တစ်ခုဖြစ်ပြီး Foveros သည် ၎င်း၏ ထိပ်တန်းထုပ်ပိုးမှုနည်းပညာကြောင့် Intel မှ ၎င်းတို့ကို ထုထည်မြင့်မားစွာ ထုတ်လုပ်သည့် ပထမဆုံး အကြိမ် ဖြစ်လာမည်ဖြစ်သည်။Intel က 3D Foveros ပက်ကေ့ဂျ်များတွင် ထုတ်လုပ်သော ချစ်ပ်များသည် စံချစ်ပ်ဒီဇိုင်းများနှင့် အလွန်အမင်း စျေးနှုန်းအပြိုင်အဆိုင်ဖြစ်ပြီး အချို့ကိစ္စများတွင်ပင် စျေးသက်သာနိုင်သည်ဟု Intel မှ ပြောကြားခဲ့သည်။

Intel သည် Foveros ချစ်ပ်ကို တတ်နိုင်သမျှ ကုန်ကျစရိတ်သက်သာအောင် ဒီဇိုင်းထုတ်ထားပြီး ကုမ္ပဏီ၏ ဖော်ပြထားသော စွမ်းဆောင်ရည်ပန်းတိုင်များကို ဖြည့်ဆည်းပေးနေဆဲဖြစ်သည် - ၎င်းသည် Meteor Lake ပက်ကေ့ဂျ်တွင် ဈေးအသက်သာဆုံး ချစ်ပ်ဖြစ်သည်။Intel သည် Foveros အပြန်အလှန်ချိတ်ဆက်မှု / base tile ၏အမြန်နှုန်းကို မမျှဝေရသေးသော်လည်း အစိတ်အပိုင်းများသည် passive configuration တွင် အနည်းငယ် GHz ဖြင့်လည်ပတ်နိုင်သည်ဟု ပြောကြားခဲ့သည် (Intel သည် ကြားခံအလွှာ၏ တက်ကြွသောဗားရှင်းတစ်ခုရှိနေပြီဟု အဓိပ္ပာယ်ရသော ထုတ်ပြန်ချက်တစ်ခုဖြစ်သည်။ )ထို့ကြောင့် Foveros သည် bandwidth သို့မဟုတ် latency ကန့်သတ်ချက်များကို အလျှော့အတင်းလုပ်ရန် ဒီဇိုင်နာကို မလိုအပ်ပါ။

Intel သည် ဒီဇိုင်းကို စွမ်းဆောင်ရည်နှင့် ကုန်ကျစရိတ် နှစ်မျိုးစလုံးတွင် ကောင်းမွန်စွာ အတိုင်းအတာတစ်ခုအထိ မျှော်မှန်းထားပြီး၊ ဆိုလိုသည်မှာ ၎င်းသည် အခြားစျေးကွက် အစိတ်အပိုင်းများအတွက် အထူးပြုဒီဇိုင်းများ သို့မဟုတ် စွမ်းဆောင်ရည်မြင့်ဗားရှင်းမျိုးကွဲများကို ပေးဆောင်နိုင်မည်ဖြစ်သည်။

ဆီလီကွန် ချစ်ပ်ပြား လုပ်ငန်းစဉ်များသည် ၎င်းတို့၏ ကန့်သတ်ချက်များနှင့် နီးကပ်လာသည်နှင့်အမျှ ထရန်စစ္စတာတစ်ခုစီ၏ အဆင့်မြင့် node များ၏ ကုန်ကျစရိတ်များသည် အဆတိုးများလာသည်။သေးငယ်သော node အတွက် IP modules အသစ်များ (ဥပမာ I/O interfaces) ကို ဒီဇိုင်းဆွဲခြင်းသည် ရင်းနှီးမြှုပ်နှံမှုအပေါ် များစွာသော အကျိုးကျေးဇူးကို မပေးနိုင်ပါ။ထို့ကြောင့်၊ 'ကောင်းမွန်လုံလောက်သော' ရှိပြီးသား node များပေါ်တွင် အရေးပါသော အကွက်များ/chiplets များကို ပြန်လည်အသုံးပြုခြင်းသည် စမ်းသပ်မှုလုပ်ငန်းစဉ်ကို ရိုးရှင်းစေသည်ဟု ဖော်ပြခြင်းမရှိဘဲ အချိန်၊ ကုန်ကျစရိတ်နှင့် ဖွံ့ဖြိုးတိုးတက်ရေးအရင်းအမြစ်များကို သက်သာစေသည်။

ချစ်ပ်တစ်ခုတည်းအတွက်၊ Intel သည် အချိန်ကုန်သည့် လုပ်ငန်းစဉ်တစ်ခုဖြစ်သည့် မမ်မိုရီ သို့မဟုတ် PCIe မျက်နှာပြင်များကဲ့သို့သော မတူညီသည့် ချစ်ပ်အစိတ်အပိုင်းများကို စမ်းသပ်ရမည်ဖြစ်သည်။ဆန့်ကျင်ဘက်အနေဖြင့် ချစ်ပ်ထုတ်လုပ်သူများသည် အချိန်ကုန်သက်သာစေရန် ချစ်ပ်အသေးများကို တစ်ပြိုင်နက် စမ်းသပ်နိုင်သည်။ဒီဇိုင်နာများသည် ၎င်းတို့၏ ဒီဇိုင်းလိုအပ်ချက်များနှင့် ကိုက်ညီစေရန် မတူညီသော ချစ်ပ်အသေးများကို စိတ်ကြိုက်ပြင်ဆင်နိုင်သောကြောင့် သီးခြား TDP အပိုင်းများအတွက် ချစ်ပ်များကို ဒီဇိုင်းထုတ်ရာတွင်လည်း အားသာချက်ရှိသည်။

ဤအချက်အများစုသည် ရင်းနှီးပြီးသားဖြစ်ပြီး ၎င်းတို့အားလုံးသည် AMD သည် 2017 ခုနှစ်တွင် chipset လမ်းကြောင်းကို ကျဆင်းသွားစေသည့် တူညီသောအချက်များဖြစ်သည်။ AMD သည် chipset-based ဒီဇိုင်းများကို ပထမဆုံးအသုံးပြုခဲ့သည့်မဟုတ်သော်လည်း ၎င်းသည် ဤဒီဇိုင်းအတွေးအခေါ်ကိုအသုံးပြုသည့် ပထမဆုံးအဓိကထုတ်လုပ်သူဖြစ်သည်။ ခေတ်မီချစ်ပ်များ အမြောက်အမြားထုတ်လုပ်သည်၊ Intel သည် အနည်းငယ်နောက်ကျနေပုံရသည်။သို့သော်လည်း Intel ၏အဆိုပြုထားသည့် 3D ထုပ်ပိုးမှုနည်းပညာသည် AMD ၏အော်ဂဲနစ်ကြားခံအလွှာအခြေခံဒီဇိုင်းထက် များစွာပို၍ရှုပ်ထွေးသည်၊ အားသာချက်များနှင့်အားနည်းချက်များရှိသည်။

Arrow Lake နှင့် Lunar Lake 2024 တွင် 3D stacked ချစ်ပ်အသစ် Meteor Lake ကို 2023 ခုနှစ်တွင်ရရှိနိုင်မည်ဟု Intel မှ ပြောကြားခြင်းဖြင့် ပြီးစီးသွားသော ချစ်ပ်များတွင် ကွာခြားချက်ကို နောက်ဆုံးတွင် ထင်ဟပ်စေမည်ဖြစ်ပါသည်။

ထရန်စစ္စတာ ဘီလီယံ ၁၀၀ ကျော်ပါရှိသည့် Ponte Vecchio စူပါကွန်ပြူတာ ချစ်ပ်သည် ကမ္ဘာ့အမြန်ဆုံး စူပါကွန်ပျူတာ Aurora ၏ အလယ်ဗဟိုတွင် ရှိနေမည်ဟု Intel မှ ပြောကြားခဲ့ပါသည်။